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[프리미엄 리포트]'더 작게 더 빽빽하게' 반도체 집적기술은 지금도 '진화중'

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[프리미엄 리포트]'더 작게 더 빽빽하게' 반도체 집적기술은 지금도 '진화중'

2021.07.24 06:00
 

"이 기술은 최첨단 3차원 반도체에 필적하는 고성능 단층 트랜지스터의 잠재력을 보여준다. 기계 장치를 더 작게 만들며, 무어의 법칙을 더 연장할 것이다." 전 세계 반도체 위탁 생산(파운드리) 시장 점유율 1위 기업인 대만의 TSMC는 지난 5월 12일 1nm(나노미터·1nm는 10억분의 1m)급 미세회로 반도체를 개발했다고 공개했다. TSMC와 미국 매사추세츠공대(MIT) 연구팀은 이를 국제학술지 ‘네이처’에 발표하며 논문 초록에 “무어의 법칙을 더 연장할 것”이라고 예고했다.


무어의 법칙은 반도체의 집적도(1개의 반도체 칩에 들어가는 트랜지스터 등 소자의 수)가 2년마다 2배로 증가한다는 이론이다. 미국의 종합 반도체 기업인 인텔의 공동창업자 고든 무어가 1965년에 주장했다. 무어는 당시 약 10년 정도의 집적도 추세를 예측하며 이같이 말했지만, 반도체 집적 기술이 꾸준히 발전하면서 50년 넘게 법칙처럼 자리매김했다.


반도체의 집적도는 기업의 생산성과 직결되는 중요한 문제다. 이진균 인하대 고분자공학과 교수는 “똑같은 웨이퍼 위에 똑같은 반도체를 100개 만드는 기업과 200개 만드는 기업이 있다면, 당연히 200개 만드는 기업이 훨씬 많은 이익을 낼 수 있는 것”이라며 “반도체 위탁 생산 1위인 TSMC와 2위인 삼성전자를 비롯한 반도체 생산 기업들은 사활을 걸고 집적도 향상에 매달리고 있다”고 말했다. 집적도는 반도체의 성능 향상에도 중요하다. 이 교수는 “작은 소자들이 빽빽이 들어가면 전기신호가 전달되는 속도가 빨라지고 소모되는 전력은 줄어든다”고 설명했다.


하지만 반도체 업계에서는 무어의 법칙도 한계에 다다랐다는 말이 계속 따라다녔다. 특히 2010년 초부터는 반도체의 집적도를 더이상 높이기가 불가능하다는 인식이 만연했다. 삼성전자에서 20nm급 반도체 생산에 돌입하던 때였다. 잘해야 앞으로 14nm급, 더 줄여봐야 10nm급에서 멈출 거라 전망됐다.


그러나 현재 TSMC와 삼성전자는 3nm급 반도체 양산 돌입을 목전에 두고 있다. 5월 6일에는 미국의 IBM이 2nm급 반도체를 개발했다고 발표했다. 그리고 불과 일주일 뒤 TSMC가 1nm급 반도체 개발 소식을 알렸다. 적어도 지금까진 무어의 법칙이 계속 들어맞고 있다. 

 

 

짧은 파장의 빛으로 더 가느다란 회로 제조

반도체 집적도 향상이 어렵다고 예측했던 이유 중 하나는 반도체 회로를 더 가늘게 만들 도구를 찾지 못했기 때문이다. 반도체 회로를 만드는 주요 도구 중 하나는 빛이다. 반도체 기판(웨이퍼) 위에 빛에 반응하는 감광제(포토레지스트)를 덮은 뒤 빛을 쪼이면, 빛에 닿은 부분만 깎거나 반대로 그 부분만 남길 수 있다. 이 방식으로 회로의 밑그림을 그린다.


이때 이용하는 빛의 파장이 짧을수록 더 가는 회로를 만들 수 있다. 1980년대에는 수은 램프를 이용한 G-line(436nm 파장)과 I-line(365nm 파장)이란 빛을 이용했다. 이후 자외선 레이저인 플루오린화크립톤(KrF, 248nm 파장)과 플루오린화아르곤(ArF, 193nm 파장)이 개발돼 선폭을 줄이는 데 활용됐다. 그러나 ArF도 10nm급 반도체가 한계로 여겨졌다.


이런 상황에서 2017년 네덜란드의 반도체 장비 기업인 ASML에서 극자외선(EUV)을 이용하는 장비를 출시했다. EUV의 파장은 13.5nm로 ArF의 14분의 1 수준이다.

 
EUV를 만드는 과정은 매우 복잡하다. 우선 이산화탄소 기체를 이용해 만든 레이저에 주석 액체를 떨어뜨린다. 그러면 레이저는 순간적으로 초고온 플라스마 상태로 퍼지는데 이때 12.5~17.5nm 파장의 빛이 방출된다. 이 빛을 잘 거르고 모아서 13.2~13.9nm 파장의 빛만 반도체 제조에 이용하는 것이다. 이 교수는 “기존에는 렌즈를 이용해 빛을 생성했지만, EUV는 진공 상태에서 렌즈가 아닌 거울을 이용해야 하는 완전히 다른 기술”이라며 “기존 한계를 뛰어넘어 더 가는 회로 제조를 가능케 했다”고 말했다.


EUV 장비가 개발되면서 7nm급, 5nm급 반도체 제조가 시작됐다. 이번에 발표된 IBM의 2nm급 반도체와 TSMC의 1nm급 반도체 역시 EUV를 이용한다. EUV 장비를 만들 수 있는 건 지금까지도 전 세계에서 ASML뿐이다. 


빛이 바뀌었으니 빛에 의해 깎이는 감광제 역시 변해야 한다. EUV를 잘 흡수해야 하기 때문이다. 이 교수는 “EUV 생성에 이용되는 주석이 무기물이라, 기존 감광제에 무기물을 혼합해 흡수력을 높이고 있다”고 말했다. 


감광제에 무기물을 혼합하면 내식각성도 높아진다. 이 교수는 “감광제에 빛을 쪼인 뒤에는 빛에 닿은 부분을 용제로 씻어내는데, 이때 모세관 현상에 의해 우뚝 솟은 부분들이 고꾸라질 수 있다”며 “고꾸라지지 않고 일직선 모양을 유지하는 특성을 내식각성이라 하는데, 무기물이 혼합된 감광제는 내식각성이 우수하다”고 말했다. 이런 장점 때문에 미국의 감광제 제조 기업인 인프리아와 램리서치에서 무기물을 혼합한 감광제 개발과 양산에 적극 나서고 있다.


EUV도 문제가 없는 건 아니다. 대표적으로 빛으로 깎아낸 면이 울퉁불퉁하다는 문제가 있다. EUV는 파장이 짧은 만큼 빛 알갱이 하나하나의 에너지가 높다. 그래서 같은 에너지의 빛을 쏜다고 했을 때 그 안의 빛 알갱이 수는 EUV가 다른 빛보다 훨씬 적다. 이 말은 즉 더 적은 수의 빛 알갱이로 감광제를 깎아내야 한다는 것이다. 가령 조각칼로 나무판을 강하게 2번 깎으면, 약하게 30번 깎는 것보다 표면이 울퉁불퉁하게 된다. 이와 같이 EUV로 깎은 감광제 표면은 울퉁불퉁해지기도 더 쉽다. 심할 경우 불량품으로 처리된다. EUV를 만드는 데 비용이 많이 든다는 점도 문제로 꼽힌다. 


빛의 발전은 EUV에서 멈추지 않는다. ASML은 차세대 EUV라 불리는 ‘High-NA EUV’ 장비를 2023년 출시한다는 목표를 세워두고 있다. 이 장비로 7~8nm 파장의 빛을 만들 수 있을 것으로 예상된다. 이 교수는 “BEUV(Beyond EUV)란 또 다른 빛도 연구되고 있다”고 말했다. 스위스 마이크로및나노기술연구소는 BEUV가 6nm대 파장의 빛으로 EUV보다 더 미세한 회로를 만들 수 있다고 2015년 국제학술지 ‘네이처’에 발표했다.

 

○ 서로 다른 반도체 겹겹이 쌓는 3D 적층 패키징

크기가 한정된 기계 장치에 더 많은 반도체를 넣는 데 반도체 하나를 더 작게 만드는 전략만 있는 건 아니다. 여러 개의 반도체 칩을 ‘쌓는(적층)’ 전략도 있다.


과거에는 하나의 기판 위에 반도체 하나하나를 금속 선을 이용해 단층으로 연결했다. 하지만 기판 하나에 들어가는 반도체 수가 점점 늘어나면서 반도체를 놓을 공간이 부족해졌다. 기판을 키우면 해결할 수 있지만, 전체 기계의 크기가 커지기 때문에 취지에 어긋난다. 그래서 나온 아이디어가 반도체 칩을 쌓는 것이다. 비유하자면, 같은 도시에 1층짜리 집만 짓는 것보단, 5층짜리 아파트를 지었을 때 더 많은 사람이 살 수 있는 것과 같다.


반도체 칩을 쌓을 때 관건은 칩을 어떤 방식으로 연결할 것인지다. 기판으로부터 공급되는 전력을 가장 위층에 자리한 반도체까지 전달해야 하기 때문이다. 가장 널리 알려진 방식으로는 실리콘 관통전극(TSV)가 있다. 반도체에 구멍을 뚫고, 구리 등의 도체를 채워서 전기적으로 연결하는 기술이다. 마치 아파트의 여러 층을 엘리베이터로 연결한 모습과 같다. 여러 층으로 쌓인 반도체를 따로따로 기판과 금속 선으로 이어준 것 보다 기판 위 공간을 효율적으로 사용할 수 있으며 전기신호 전달도 더 빠르고, 소모전력도 줄어든다. 삼성전자는 2014년에 TSV를 적용한 최초의 D램을 생산했고, 지난해 8월에는 7nm급 반도체에도 이를 적용한 테스트칩을 생산했다.


하지만 TSV에는 해결해야 하는 오랜 숙제가 있다. 두 개의 칩이 맞닿는 접점의 개수가 적다는 것이다. 최리노 인하대 신소재공학과 교수는 “TSV에서는 위아래 칩에서 노출된 도체 부분을 동그란 형태의 금속 소자(마이크로범프)로 연결하는데 이 소자가 너무 작으면 정확하게 연결하기 어렵다”면서 “이 소자가 커야 하다 보니 접점의 개수는 줄어들 수밖에 없다”고 말했다. 


문제는 접점의 개수가 적으면 오가는 전기신호도 적어져 신호전달 속도가 느려진다는 점이다. 그래서 아예 하나의 반도체를 만들고, 그 위에 바로 다른 반도체를 만드는 방법도 고안됐다. 이를 M3D(Monolithic 3D)라고 한다. 차세대 M3D 기술 연구로 지난해 삼성전자의 ‘삼성미래기술육성사업’ 지원연구에 선정된 최 교수는 “M3D는 TSV보다 수백, 수천 배 많은 접점을 만들 수 있어서 데이터 이동 속도를 높일 수 있다”고 말했다.


하지만 M3D도 치명적 단점이 있다. 하나의 반도체를 만들고 그 위에 바로 또 다른 반도체를 만들면, 제조 과정에서 아래에 있는 반도체가 열로 손상될 수 있다는 점이다. 그렇다고 낮은 열로 만들면 위에 있는 반도체의 제 성능이 안 나온다. 이에 최 교수는 “아래층으로 열이 전달되지 않는 레이저를 이용한 M3D 기술을 연구 중”이라고 말했다.


이처럼 TSV와 M3D 모두 풀어야 할 문제가 있는 가운데, 6월 7일 아시아 최대 국제정보통신기술 박람회에서 놀라운 소식이 들려왔다. 미국의 반도체 설계 기업 AMD가 ‘3D 브이캐시(3D V-Cache)’란 기술을 발표했다. TSV처럼 별도의 반도체를 쌓으면서도, M3D처럼 접점이 많아 기존 두 기술의 장점만 취한 적층 기술로 평가된다. 리사 수 AMD 최고경영자(CEO)는 “다른 적층 기술(TSV)과 비교해 접점이 15배 많으며, 이에 따라 발열, 소자 밀도, 연결 거리 등이 크게 개선돼 전력 소모도 3분의 1로 줄었다”고 밝혔다.


수 CEO는 이 기술을 적용한 반도체 칩도 선보였다. AMD의 CPU인 라이젠 5000 모델에 7nm급 S램을 3D 브이-캐시 기술로 바로 이어붙였다. 두 개의 반도체는 구리선으로 연결됐으며, 제조는 TSMC에서 맡았다. 최 교수는 “아직 국내에는 이 기술의 중요성이 크게 알려지지 않았지만, 반도체 업계에서는 매우 중요하고 놀라운 소식”이라며 “앞으로 반도체 적층 기술은 AMD와 TSMC가 개발한 이 기술이 선도할 것”이라고 내다봤다. AMD는 3D 브이캐시를 적용한 자사의 최고급 제품을 올해 연말부터 생산할 예정이라고 밝혔다. 

 

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[과학동아 7월호] 기획 반도체 세대교체

Part1. 더 작게 더 빽빽하게  ‘초고집적 반도체’

[인포그래픽] 초미세회로 & 적층 패키징

Part2. 더 빠르게 더 스마트하게 ‘AI 반도체’

 

 

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